Synthese assoziativer Steuerwerke . - 4 Angebote vergleichen

Von Händler/Antiquariat, Verlag Dr. Kovac GmbH [56043471], Hamburg, Germany.
Forschungsergebnisse zur Informatik, Band 28 216 pages. Mit Ausweitung der Forschungs- und Entwicklungstätigkeiten auf dem Arbeitsgebiet der Schaltungssynthese auf höhere Abstraktionsebenen gewannen in jüngster Zeit die in diesen Zusammenhängen auftauchenden Fragestellungen und Vorgehensweisen zunehmend Einfluss auf die Steuerwerkssynthese. So stellen insbesondere die Optimierungsprobleme der Zerlegung eines Steuerwerks in mehrere untereinander kommunizierende Steuerwerke und der Bestimmung einer individuellen Zielarchitektur für jedes einzelne Steuerwerk, die auf bestimmte Merkmale seiner Verhaltensbeschreibung zugeschnitten ist, aktuelle Forschungsthemen dar. Erste Ergebnisse belegen die möglichen Vorteile der Schaltwerkszerlegung hinsichtlich der Chipfläche und der Taktfrequenz, des Floorplannings sowie der Abbildung auf feld-programmierbare Gate Arrays (engl. "field programmable gate arrays (FPGAs)"). Die eingesetzten Zielarchitekturen zur Implementierung der einzelnen Steuerwerke sind dabei allerdings sowohl homogen als auch kanonisch. Anlass zur Durchführung dieser Arbeit ist die Beobachtung, dass in der Zustandsübergangsgraph-Darstellung des Automatenmodells des zu synthetisierenden Steuerwerks häufig zusammenhängende Teilgraphen existieren, in denen die Ermittlung des Folgezustandes unabhängig von der Eingabe ist (autonomes Verhalten). Diese Teilgraphen lassen sich in Bäume bzw. lineare Listen transformieren, welche in der Arbeit als "PEZ-Cluster (PCL)" bzw. Ketten definiert werden. In der Arbeit werden zunächst neu entwickelte heuristische Verfahren zur Transformation eines Automaten in ein äquivalentes Automatensystem vorgestellt, bei dem die Partitionen der Zustandsmenge durch die im Zustandsübergangsgraph des Quellautomaten identifizierbaren PCLs bzw. Ketten bestimmt sind. Weiterhin werden mehrere Varianten einer neuartigen Zielarchitektur beschrieben, die auf das innerhalb eines PCLs bzw. einer Kette gültige Modell des autonomen Automaten zugeschnitten sind. Da sich inhaltsadressierte Speicher zum Speichern von Datenstrukturen des Typs Baum und lineare Liste eignen und sich daher auch zur Implementierung der PCLs bzw. Ketten anbieten, sind die vorgestellten Zielarchitekturen unter Verwendung inhaltsadressierter Speicher aufgebaut. Da nach Durchführung der Synthese feste, d.h. zeitinvariante Musterpaare gespeichert werden, ist die Verwendung inhaltsadressierter Speicher auf den vom Autor entwickelten inhaltsadressierten Festwertspeicher MMPLA (engl. "multi match programmable logic array") beschränkt. Alternativ kann eine aus einem ladbaren Dualzähler, einem Register und einem PLA aufgebaute Emulationsschaltung des MMPLA verwendet werden. Abschließend werden die neu entwickelte heuristische Verfahren zur Codierung der symbolischen Werte der Spezifikation des Automatensystems vorgestellt, welche zum einen die durch die Abbildung auf die assoziative Zielarchitektur implizierten Anforderungen an die Codierung berücksichtigen und zum anderen im Hinblick auf ein bezüglich des vorrangigen Optimierungsziels der Minimierung der Chipfläche möglichst gutes Entwurfsergebnis erfolgen. Die vom Autor entwickelten, in der Arbeit vorgestellten Verfahren zur Synthese eines Steuerwerks bei Vorgabe einer der vorgeschlagenen Zielarchitekturen sind in Form des prototypischen Synthesesystems COSYTA (engl. "controller synthesis system targeting an associative control architecture") als Programmpaket implementiert worden. Die experimentellen Ergebnisse belegen, dass mit den in dieser Arbeit vorgeschlagenen Zielarchitekturen und Syntheseverfahren gegenüber einer konventionellen Synthese im Mittel eine Reduktion der Chipfläche um bis zu 5,8% sowie eine Erhöhung der maximalen Taktfrequenz der Steuerwerksimplementierungen um bis zu 30,4 % erreicht werden kann, während die durchschnittliche zur Synthese benötigte Rechenzeit zum Teil erheblich (bis über 99%) sinkt.

Mit Ausweitung der Forschungs- und Entwicklungstätigkeiten auf dem Arbeitsgebiet der Schaltungssynthese auf höhere Abstraktionsebenen gewannen in jüngster Zeit die in diesen Zusammenhängen auftauchenden Fragestellungen und Vorgehensweisen zunehmend Einfluss auf die Steuerwerkssynthese. So stellen insbesondere die Optimierungsprobleme der Zerlegung eines Steuerwerks in mehrere untereinander kommunizierende Steuerwerke und der Bestimmung einer individuellen Zielarchitektur für jedes einzelne Steuerwerk, die auf bestimmte Merkmale seiner Verhaltensbeschreibung zugeschnitten ist, aktuelle Forschungsthemen dar. Erste Ergebnisse belegen die möglichen Vorteile der Schaltwerkszerlegung hinsichtlich der Chipfläche und der Taktfrequenz, des Floorplannings sowie der Abbildung auf feld- programmierbare Gate Arrays (engl. 'field programmable gate arrays (FPGAs)'). Die eingesetzten Zielarchitekturen zur Implementierung der einzelnen Steuerwerke sind dabei allerdings sowohl homogen als auch kanonisch. Anlass zur Durchführung dieser Arbeit ist die Beobachtung, dass in der Zustandsübergangsgraph-Darstellung des Automatenmodells des zu synthetisierenden Steuerwerks häufig zusammenhängende Teilgraphen existieren, in denen die Ermittlung des Folgezustandes unabhängig von der Eingabe ist (onomes Verhalten). Diese Teilgraphen lassen sich in Bäume bzw. lineare Listen transformieren, welche in der Arbeit als 'PEZ-Cluster (PCL)' bzw. Ketten definiert werden. In der Arbeit werden zunächst neu entwickelte heuristische Verfahren zur Transformation eines Automaten in ein äquivalentes Automatensystem vorgestellt, bei dem die Partitionen der Zustandsmenge durch die im Zustandsübergangsgraph des Quellomaten identifizierbaren PCLs bzw. Ketten bestimmt sind. Weiterhin werden mehrere Varianten einer neuartigen Zielarchitektur beschrieben, die auf das innerhalb eines PCLs bzw. einer Kette gültige Modell des onomen Automaten zugeschnitten sind. Da sich inhaltsadressierte Speicher zum Speichern von Datenstrukturen des Typs Baum und lineare Liste eignen und sich daher auch zur Implementierung der PCLs bzw. Ketten anbieten, sind die vorgestellten Zielarchitekturen unter Verwendung inhaltsadressierter Speicher aufgeb. Da nach Durchführung der Synthese feste, d.h. zeitinvariante Musterpaare gespeichert werden, ist die Verwendung inhaltsadressierter Speicher auf den vom Autor entwickelten inhaltsadressierten Festwertspeicher MMPLA (engl. 'multi match programmable logic array') beschränkt. Alternativ kann eine aus einem ladbaren Dualzähler, einem Register und einem PLA aufgebe Emulationsschaltung des MMPLA verwendet werden. Abschließend werden die neu entwickelte heuristische Verfahren zur Codierung der symbolischen Werte der Spezifikation des Automatensystems vorgestellt, welche zum einen die durch die Abbildung auf die assoziative Zielarchitektur implizierten Anforderungen an die Codierung berücksichtigen und zum anderen im Hinblick auf ein bezüglich des vorrangigen Optimierungsziels der Minimierung der Chipfläche möglichst gutes Entwurfsergebnis erfolgen. Die vom Autor entwickelten, in der Arbeit vorgestellten Verfahren zur Synthese eines Steuerwerks bei Vorgabe einer der vorgeschlagenen Zielarchitekturen sind in Form des prototypischen Synthesesystems COSYTA (engl. 'controller synthesis system targeting an associative control architecture') als Programmpaket implementiert worden. Die experimentellen Ergebnisse belegen, dass mit den in dieser Arbeit vorgeschlagenen Zielarchitekturen und Syntheseverfahren gegenüber einer konventionellen Synthese im Mittel eine Reduktion der Chipfläche um bis zu 5,8% sowie eine Erhöhung der maximalen Taktfrequenz der Steuerwerksimplementierungen um bis zu 30,4 % erreicht werden kann, während die durchschnittliche zur Synthese benötigte Rechenzeit zum Teil erheblich (bis über 99%) sinkt.

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